大疆FPGA/芯片开发工程师（A卷）笔试题（含详解） 信托公司 产品研发 笔试题及答案解析

大疆芯片开发岗A卷

文章目录 一、单选题二、多选题三、填空题四、问答题 **说明：答案仅供参考，个别可能存在错误。**

一、单选题

1.下列关于多bit数据跨时钟域的处理思路，错误的有 A   A、发送方给出数据，接收方用本地时钟同步两拍再使用   B、发送方把数据写到异步fifo,接收方从异步fifo里读出   C、对于连续变化的信号，发送方转为格雷码发送，接收方收到后再转为二进制   D、发送方给出数据，发送方给出握手请求，接收方收到后回复，发送方撤销数据 解析:两级信号同步是处理单比特信号，而多比特数据可以用异步FIFO、格雷码、握手协议。

2.对12.918做无损定点化，需要的最小位宽是多少位，位宽选择11位时的量化误差是多少 C   A、12位，0.0118   B、13位，0.0039   C、12位，0.0039   D、13位，0.0118 解析：当小数点后第8位×2后结果为1.008，如果按0.008继续乘2下去，结果不可能得到1，这时只能进行“四舍五入”原则将1.008当做1。因此需要位宽为12bit。 当位宽为11bit时，转化的二进制数为1100.1110101=12.91406 量化误差：|12.91406-12.918|=0.00394。

3.两个噪声源的均方根噪声幅度分别是10uVrms, 5uVrms; 两个噪声源叠加后的均方根噪声幅度不可能是以下值中的哪个? B   A、11.18uVrms   B、2uVrms   C、5uVrms   D、14uVrms

4.虑如下的4x4的“二维仲裁器”R00到R33为输入，G00到G33为输出，N和W也为输入，E和S也为输出，假设所有的逻辑门(包括非门/与门/反向器)延时都为1ns,请问该电路的最大延迟为D

  A、23ns   B、25ns   C、19ns   D、21ns

5.下图所示4bit右移位寄存器，0时刻ABCD初始状态为0111,请写出5个时刻之后的ABCD输出   A、1010   B、0100   C、1101   D、1110 解析：0111->0011->0001->0000->1000->0100(第五次移位值)。

6.1个16K x 8位的存储器，其地址线和数据线总和是 D   A、46   B、17   C、48   D、22 解析：16K=24+210=2^14，即需要14根地址线；8bit位宽需要8根数据线，一共需要22根线

7.数字系统中，采用( )可以将减法运算转化成为加法运算D   A、原码   B、BCD码   C、ASCII码   D、补码

8.关于流水线设计的理解，错误的是:A   A、流水线设计会消耗较多的组合逻辑资源   B、流水线设计会导致原有通路延时增加   C、流水线设计的思想，是使用面积换取速度   D、关键路径中插入流水线，能够提高系统时钟频率 解析：（流水线消耗了